1,5 Grad globale Erwärmung bis 2025 befürchtet
Die Energie- und Klimawochenschau: Neue Klimaziele erfordern rasche Umsetzung, Kohleausstieg könnte bis 2030 erfolgen
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Die Energie- und Klimawochenschau: Neue Klimaziele erfordern rasche Umsetzung, Kohleausstieg könnte bis 2030 erfolgen
Mit einer 800-Volt-Architektur und Ladeleistungen von bis zu 250 kW fordert Kias neues Elektroauto EV6 nicht nur Tesla heraus. Ein Hands-on von Franz W. Rother (Kia, Elektroauto)
Porsche macht möglicherweise mit einem günstigeren Elektroauto dem Tesla Model 3 oder dem BMW i4 Konkurrenz. (Elektroauto, Technologie)
Das Infotainment im Model S/X wird von einer Ryzen-APU sowie einem Radeon-Chip angetrieben, denn Intel und Nvidia fliegen raus. (Tesla, AMD)
Bei dem Portal zu Vermittlung von Ferienwohnungen konnten durch simples Hochzählen in der URL fremde Rechnungen eingesehen werden. Eine Recherche von Hanno Böck (Datensicherheit, Sicherheitslücke)
Der erste in Deutschland produzierte Spielfilm von Amazon ist eine Komödie über einen Vater, der sich noch in seine neue Rolle einfinden muss. (Prime Video, Amazon)
In Wien vermitteln die EU, China und Russland zwischen Washington und Teheran über eine Neuauflage des Atomabkommens. Die Rollen sind klar verteilt
In knapp drei Wochen ist es soweit: Das 48-stündige Deal-Event kehrt auch 2021 zurück. (Prime Day, Amazon)
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Not a pipe dream—CEO Lisa Su demonstrated a working 3D-stacked 5900X prototype.
This exploded diagram shows an additional 64MiB of L3 cache atop the center of the CCD, with structural silicon inserts to either side of the new layer. [credit: AMD ]
Yesterday at Computex 2021, AMD CEO Lisa Su showed off the company's next big performance play—3D stacked chiplets, allowing the company to triple the amount of L3 cache on its flagship Zen 3 CPUs.
The technology is just what it sounds like—a layer of SRAM cache sitting atop the Complex Core Die (CCD) of the CPU itself. Current Zen 3 architecture integrates 32MiB of L3 cache per eight-core chiplet—making 64MiB total for a 12- or 16-core chiplet like the Ryzen 9 5900X or 5950X. The new technology adds an additional 64MiB L3 cache on top of each chiplet's CCD, bonded with through-silicon vias (TSVs).
The additional 64MiB L3 cache layer does not extend the width of the CCD, resulting in a need for structural silicon to balance pressure from the CPU cooling system. Compute and cache dies are both thinned in the new design, allowing it to share substrate and heat spreader technology with current Ryzen 5000 processors.